45nmプロセスのPenryn |
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| Intel45nmプロセスCPU「Penryn」 デュアルコアで4億1千万のトランジスタ数を誇り ダイサイズは110平方mmらしい 明らかに大きすぎる AMDは45nmプロセスのOpteronで8コアを出す予定であるが この時のダイサイズは300平方mmを少し越える程度だろう Intelが完全な4コア×2個で8コアを出すにしても 合計で450平方mmを越え洒落にならなくなる 従ってハイパースレッティングを復活させ 4コア、8スレッドのCPUを出す予定なのだが 性能がそれほど上がるのか?と言えば無理だろう 元々ハイパースレッティングはPentium4のパイプラインが 20段以上と長い為に空きが生じて その空きを埋める為の技術なのだから 14段しか無いCoreで効率が上がるとは思えない それに最大5命令同時発行を可能とする構造をしている以上 逆に邪魔をする可能性がある
AMDは2008年前半で45nmプロセスに移行すると言っているが 実際に移行するのは多分10月辺りだと思う 少なくとも45nmプロセス=DDR3世代と考え発売するCPUが 65nmプロセスの高クロック&8コア化だとすれば 65nmプロセス版の発売頃に45nmでのテストを開始し 18ヶ月間のテストを経ての発売と言うのが妥当である もし前半であるのなら既に45nmプロセスでのテストが 開始されている事になるが現段階ではRev.HのES品が出てきた程度 従ってまともな製品にするべく3月末ぐらいまでテストした後で 45nmプロセスでのテストを開始するだろうから 早ければ6月になるがSSE4の事を考えると延びる気がする それにIntelも45nmプロセス版を2008年Q1発売予定になったらしいので 半年の差で相手が出来ない8コアを実現できるのなら 45nmプロセスでの勝利は十分見えている 現時点でIntelが価格競争に持ち込んでいるのは そういう理由があるからかもしれない
あとIntelの次世代CPUの姿も見え始めてきた 一応2008年に登場予定だが とりあえずメモリコントローラを内蔵するのでソケットの変更は必須 更にFusionに対抗するためCPU+GPUの物も作るとの事 IntelとAMDがP6vsK7で争って以来 本当の戦いはここからになる
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1月31日(水)02:35 | トラックバック(0) | コメント(0) | パソコン関連:ハード | 管理
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L2レイテンシの増加 その2 |
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| http://journal.mycom.co.jp/special/2003/opteron/images/f01.gif こっちの絵の方が分かりやすいかな?
既存のK8 L1にデータが無い ↓ L2へアクセス開始 ↓ L2 Tagの時にDRAMアクセス開始
65nmプロセス以降 L1にデータが無い ↓ L3にデータがあるかどうかの確認開始(無い場合は待機) ↓ L2へアクセス開始 ↓ L3からの返答(無い場合はそのまま) ↓ L2 Tagの時にL3にデータがある場合はL3へアクセス開始 L3が無いorL3にデータが無い場合はDRAMへアクセス開始
すなわちK8コアの基本設計を崩さず L3へのアクセスが追加された分のレイテンシを 出来るだけ削減した結果、L2の読み込みが遅くなる・・・と考える そうでなければ4コア&L3搭載時に約283平方mmになる K8LのL2を倍にするのは自殺行為であり L2とL3とのバランスを『色々組み合わせて行った結果』と 言っていたのに確実に矛盾する事をやろうとしている事になる
しかし後藤さんの過去の記事で「L3とメインメモリへ同時にアクセスする」と 書いてあったのでイマイチ腑に落ちない そこで考えたのがデータバス幅である K8の内部データバス幅は64bitであったが K8Lでは128bitに拡張されている しかし1次キャッシュ量に変更が無いため データがキャッシュに溜るよりも読み込まれる方が早く 空回りしているからじゃないかと思われる
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1月24日(水)03:50 | トラックバック(0) | コメント(0) | パソコン関連:AMD | 管理
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65nmプロセスでのL2レイテンシ増加について |
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| http://pc.watch.impress.co.jp/docs/article/20011101/kaigai01.htm ここに答えがある気がするのだが・・・ 要するに2次キャッシュのミスを待たずにメインメモリにアクセスする そして今年3次キャッシュ搭載のK8Lが登場する 以上の点からして3次キャッシュもメインメモリと同様 2次キャッシュから読み込む途中でアクセスが行われることになる とは言ってもメインメモリと同時にアクセスされる訳では無く 順次で行われるだろうから 最終的に2次キャッシュのデータ読み込みが終了するのに 以前より少し時間が掛かることになる つまり現時点で遅くなっているのは3次キャッシュ搭載時に 2次キャッシュの読み込みが遅くなっていると都合が悪いから これが正解だと思うのだが・・・どうだろう? 答えはK8Lで証明される 正解なら3次キャッシュの有無に係わらず 2次キャッシュのレイテンシは一定になる筈
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1月10日(水)23:18 | パソコン関連:AMD | 管理
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