| とは言ってもＲｅｖ．Ｆも気に掛かる その４ |
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よく考えると前回の考えが根本的に間違っている事に気付いた
それを思い出させてくれたのは３個のＰＬＬジェネレータ
今までのＰＬＬジェネレータは１個
その１個のジェネレータからは
内部のコアに接続するバスが２本
外部のＣＰＵとサウスブリッジを結ぶバスが３本
つまり計５本である
そのジェネレータが３個になっているという事だから
中央のジェネレータは
内部のコアに接続するバスが２本
サウスブリッジに接続するバスが１本
残り２本はその両脇にあるジェネレータに使われる
問題は両脇にあるジェネレータだがわざわざ配線を減ら（増や）して
元々持っているジェネレータと違うジェネレータを入れるとは思えない
と言う事は両脇のジェネレータには中央と結ぶバス以外に４本ある
だから各３本のハイパートランスポートがあると言うのは
『外部＋内部』ではなく『全部内部』だと思われる
残った１本が外部接続用
つまり外部にはそれぞれのジェネレータから１本ずつ計３本で
今までのＯｐｔｅｒｏｎと変わらない
となるとピン数だが３２ｂｉｔになるのは転送量の関係上必然なので
１９８（６６×３）－１０２（３４×３）＝９６本
１２０７－９４０－９６＝１７１本余る事になる
そこで考えたのがクワッドチャンネルメモリ対応
ＣＰＵとメモリは速度が向上しない限り高速化できないので
転送量を増やそうと思えば現在の１２８ｂｉｔから２５６ｂｉｔにする必要がある
これによってデュアルチャンネル時ではＣＰＵ同士の転送量より
メモリの転送量は超えられないが
クワッドチャンネルならメモリとの接続がボルトネックになる事もない
どのみちサーバー、ワークステーション用だからメモリは大量にいるだろうし
あり得ない事ではない
追記
ＡＭＤの話だと“ＣＰＵ”を１６＆３２個接続可能だと言っている
そうなると前回のが正しくてクワッドチャンネル構想はないのか？
そしてＤＤＲ３対応はハイパートランスポートｖｅｒ４．０を待つ必要があるか？
新しい情報はＳｏｃｋｅｔＦ版Ｏｐｔｅｒｏｎが発売された時だろうな・・・
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3月1日（水）20:58 | トラックバック(0) | コメント(0) | パソコン関連：ＡＭＤ | 管理
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