とは言ってもRev.Fも気に掛かる その3 |
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| http://pc.watch.impress.co.jp/docs/2006/0208/kaigai240.htm 説明を読むと外部接続用のハイパートランスポートは5本ある事が言える 理由 1.クワッドコアにするべくCPU内部に空きポートが2つ必要 2.32個接続するとなると全部で5本あれば良いので (1本はCPUorサウスブリッジ接続の廃絶利用だし)
となるとSocketFの1207ピンはやはりHT帯域幅を16bitから 32bitに拡張しているのではないかと思われる 先ず1207-940=267本 現行のOpteronの外部接続用ハイパートランスポートは3本なので 17×2=34×3=102本 これはファンクションデータシートにも書いてある。それが倍になるとすれば 33×2=66×5=330本 330-102=228 つまり228本増加すれば良いだけである
あと現行のOpteronには40本ほど空きがあるらしいので 228-40=188本 267-188=79本 仮に電力供給に必要な量を確保するにしても79本余っているので ここから供給できる様にすれば良いだけであって 電源供給の為に267本も増やすとは思えない 第一消費電力が洒落にならなくなるだろう 少なくともクロックの向上よりマルチコア重視で 65nmプロセスになったからと言って90nmプロセスの1.4倍以上 クロックアップするとも思えない(当たり前) 第一Cool且つ高性能で売っているCPUで 間違っても『空冷限界値突破』と宣言しないだろう あと現在のOpteron用マザーボード自体 120Wに耐えられる様に作られている
それにコアが増えれば増えるほど帯域幅は必要であって クワッドコアのCPUを32個接続出来てもその接点が今の1.4倍 (現行の物を1.4GHzとしてクワッドコアの時を2GHzとしている) でしかないのなら全く意味がない 仮にハイパートランスポートがCコアOpteronの接続速度(800MHz)の 4倍以上出せるというのなら別だろうけど3.2GHzなんかで接続した日には 配線の関係上CPU同士を合体させるぐらいの距離に付けなきゃならなくなる そう考えればプロセスルールに則って2GHzが限度であり 転送量を増やす為にデータバス幅を倍にするのが適切だと考えられる (現行は16bit、1.4GHzで11.2GB/s 計算上だと32bit、2GHzで32GB/sとなり 最大CPU数(32個)で割れば1GB/sになるし 90nmプロセスOpteronやSocket939マザーボードで サウスブリッジとの帯域幅を8GB/sにしたのも 最大CPU数(8個)で割れば1GB/sになるからだろう これでクワッドコアで32個接続しても何の弊害もない物が完成する) でもこの状況だと8コアは出そうにないな
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2月23日(木)02:29 | トラックバック(0) | コメント(0) | パソコン関連:AMD | 管理
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