| ６５ｎｍプロセスが遅れているという事は良い事だ |
|
|
http://www.theinquirer.net/?article=30385
要するに６５ｎｍプロセスの遅延の原因はＯｐｔｅｒｏｎ８ｘｘシリーズを使う
４Ｐサーバーが売れまくっている為で
Ｆａｂ３６はＯｐｔｅｒｏｎ８ｘｘシリーズを大量に生産できるレベルでないと
これに対処することが出来ないから
それまでは９０ｎｍプロセスで耐え忍ぶしかないと言う事なのだろう
知っての通りＡＭＤはサーバーからモバイルまで同じコアを使っている
その中でもハイパートランスポートを３本全て必要とする
Ｏｐｔｅｒｏｎ８ｘｘシリーズを作るのが一番難しい
そして９０ｎｍプロセスより６５ｎｍプロセスの方が更に困難になる
Ｓｅｍｐｒｏｎは９０ｎｍと同じだが
Ａｔｈｌｏｎ６４は仮想化技術を搭載し
Ｏｐｔｅｒｏｎは仮想化技術とセキュリティ技術を搭載しなくてはならない
特にＷｉｎｄｏｗｓＶｉｓｔａを搭載する事を考えれば
Ｏｐｔｅｒｏｎを大量に作る必要がある
Ｍｉｃｒｏｓｏｆｔ内部では
『ＥＣＣ付きメモリを使えばＷｉｎｄｏｗｓの安定度は向上する』
との見解があり
構造的に『絶対にＥＣＣ付きを搭載しなければならない』Ｏｐｔｅｒｏｎは
この要望に答えられる物となる
Ｉｎｔｅｌ製でもＥＣＣ付きしか認めないノースブリッジを付ければ良いだけだが
逆を言えばノースブリッジ次第でＥＣＣを必要としない構成も可能だという事
個人ユーザーにはその方が便利だが企業的にはイメージ的に悪い
その点で言えばＯｐｔｅｒｏｎという名称だけで安全性が問える事は
良い事だと思えるし
ＡＭＤもその安全性を重視しているからセキュリティ技術を追加するのだろう
ただ個人ユーザーは多額を投資しない限り２Ｐ構成を出来なくなるが
今まで個人ユーザーがデュアルＣＰＵを使う理由は
複数のアプリケーションを同時利用する場合に
処理能力の低下を抑える為に使われるか
デュアルＣＰＵ用のアプリケーションを使い
処理能力を向上させる為である
前者の場合はデュアルコア化で済む話であり
後者の場合でもクワッドコアになれば問題は殆ど無くなると思われる
（元々Ｘｅｏｎを基準としており現時点ではＸｅｏｎ３．４６ＧＨｚ×２の構成も
ＰｅｎｔｉｕｍＸＥ ９５５を搭載すれば済む話である）
８コア以上に対応したアプリケーションがあれば話は別だが
一般用途向けには一切存在していない
少なくともＡＭＤはＫ８製造時からマルチコアを重視しており
その点に関してはＩｎｔｅｌより優れた物を作っている
６５ｎｍの次は４５ｎｍ。多分移行は簡単に進むと思われる
それと同時にＫ１０が姿を現して来て
３２ｎｍプロセスでその猛威を振るう事になる
少なくともＫ１０が出るのは４５ｎｍプロセスになる２００９年
それまではＩｎｔｅｌに負け続けると思われるがアプリケーションの
マルチスレッド化かが進めばＣＰＵの構造上その差は減るので
何とか戦えるのではないかと思われる
| |
|
3月19日（日）17:42 | トラックバック(0) | コメント(14) | パソコン関連：ＡＭＤ | 管理
|
| この記事へのコメント投稿はできない設定になっています |
| メモリについて
|
|
|
基本的なことですが、一番の問題はメモリが宇宙線などの影響を受けて、正常なデータを保持できなくなることがあると言うことで、そのためのECCですので、そこから先の部分との評判はあまり関係がありません。
また、AMDのメモリ制御は限界に来ており、現状でもメモリからのデータを保証するギリギリの状況にあります。
DDR2では下手をすれば「データが化ける」現象が出る可能性があり、DDR3は恐らく実用にならないという見込みがAMD内部で出ているようです。
これは偏にメモリデータの通り道が、強力なノイズ源（CPU)の隣あるメモリをからメモリスロットのピンを介し、最後にCPU真下の強力な電流変動があるCPUの電源ピンの直近にあるためです。
さらに悪いことに、2コアで消費電力は2倍、DDR2で電圧変動は半分ということで、よりノイズは強く、よりノイズに弱くなっています。
これを解決するにはECCでは恐らく不可能でしょう。
誤魔化しエラーを出さない方法ならば、いくつか考えられます。
メモリの稼働電圧を上げること。
メモリを遅くすること。
CPUの電流変動を下げること(いつだって全力処理)。
何れにせよ、事後対処でしかなく、同じ問題がすぐに発生することになるでしょう。
最も合理的なやり方は、CPUから離れたメモリの間近にチップセットを置き、チップセットとCPUをエラーに強いバスで高速リンクさせることです。
要はFSBを使い接続をさせることです。
intelがFSBを捨てない理由の最も大きな部分を占めていたのは、このメモリの問題だったのでしょう。
| |
|
by abcd | 3月22日（水）01:54
|
| いや・・・どうだろう
|
|
|
少なくともＩｎｔｅｌがパラレル接続のＦＳＢを続けたのは高クロック主義に徹し
メモリのレイテンシはパイプラインを多段化する事で隠蔽
ＦＳＢも１．６ＧＨｚまでは簡単に行けると見越した為で
メモリ自体に関しては当初Ｐｅｎｔｉｕｍ４がＳｏｃｋｅｔ４２３で
Ｐ２Ｐ接続のＲＤＲＡＭをサポートした事
デュアルチャンネルＤＤＲを導入し帯域幅を倍増させた事
ＤＤＲ２のサポートを全面的に打ち出した割に未だ
その時代がやってきていない事を考えると
Ｉｎｔｅｌからすれば自分達が作ったＣＰＵに見合った物であれば
それで良いだけの話であり
挙げ句の果てに現在のＩｎｔｅｌは大容量、高速転送を重視し
ＦＢ－ＤＩＭＭでその問題を回避しようとしている
だがＦＢ－ＤＩＭＭなら配線も少なくて済むので
クワッドチャンネル化も容易になり
ＦＢ－ＤＩＭＭの８００ＭＨｚ×４なら今と殆ど距離も変わらず
データ転送量は２倍になる
こうなってくれば距離的な問題は延期されるし
Ｋ８の利点は最大限に発揮され
メモリコントローラの内蔵が正しかったという答になる
従って現時点で言える事は
Ｋ８でメモリコントローラを内蔵した事は正解かどうかは分からないが
間違いではない事は確かであり
仮にメモリ上のパブがより高速に読み書き出来る様になるのであれば
より効率は良くなると思われる
（少なくともラムバスのＸＤＲ ＤＲＡＭはその構造が組み込まれており
ＡＭＤはラムバスとライセンス契約を締結している）
| |
|
by U.M.A | 3月23日（木）02:24
|
| Pentium-MとAthlon64
|
|
|
Pentium-Mは、知っての通りNetBurstで使えるようにしたP6です。
そしてAthlon64はメモリコントローラを内蔵したK7です。
この二つに、性能的な差は殆どありません。
これは「急拵えで本来設計思想に合うはずのない」P6が、「最適化され前提で設計された」K8と良い勝負をしているということです。
Yonahも内部は共有キャッシュに変更されてはいますが、結局のところP6の改良版に過ぎません。
そしてAthlonX2は(AMDの主張が事実なら)当然の課程として出たCPUです。
これらでは、すでに僅差でYonahが性能を上回ることが確認できています。
P6とK7では、K7の方が設計的に新しく高速なはずです。
P6は93年に出たPentiumProベースですので、ゼロから設計し98年頃に出たK7に敵うはずがありませんが、何故か勝負になっています。
メモリコントローラ内蔵が正解だったのなら、キャッシュの容量は、キャッシュに著しく依存する設計のPen4を追いかける必要はないはずですし、「そもそも」メモリが高速になったところで処理速度が上がらないはずです。
DDR2の帯域は、あくまで「スケジュールされていないデータ読み込み」が発生したときに必要なのですから、「キャッシュにデータを読み込み、事前にメモリにアクセスする」と標榜するのなら、データ転送料そのものが十分なはずのDDRよりも、帯域は大きいがレイテンシが遅いDDR2で高速にはなりません。
つまり、内蔵というのは、実際にはメリットが殆ど機能していない可能性が高いということです。
そしてConroe。
一度はベンチマークを見たことがあると思いますが、ConroeはK8よりもチープなコアです。
具体的にはK8とP6の中間で、潜在的な処理速度を比べれば明らかにK7の方が上でしょう。
そしてAMD自慢のメモリコントローラ内蔵、ユーザー期待のDDR2で、果たしてConroeに勝てますか？
もっと言えば、SDRAM運用が前提のPentium3（Pentium-M)、DRDRAM運用が前提のPen4に、DDRSDRAM運用が前提のK8は優勢で挑めましたが、それは本当にメモリコントローラの恩恵ですか？
そして同様に、シリアル系メモリを利用したK8は、Pen4と同じような矛盾を背負うことが明らかですので、本当にパラレルーシリアル変換をしなければならないメモリコントローラが、最大の速度を出すと思いますか？
インターリーブをするにしても、オーバーヘッドを考えて性能上昇があると思いますか？
intelが出した初めてのDDR-SDRAM専用(チップセットで対応メモリを変更できるが最大限に性能を生かすことが出来るのはDDR-SDRAMという意味)のCPUであるConroeを、K8はメモリコントローラ内蔵でレイテンシが小さいことを主張しているK8は打ち負かさなければなりません。
intelもAMDも、「帯域自体は余っている」という認識は共通してますし、「原理的にはメモリコントローラ内蔵がローレイテンシである」ということも共通しているのですから。
ちなみにFB-DIMMは、「余っている帯域」を上げますが、「遅すぎる反応」をさらに遅くするので、intelとしても扱いたくはなかったのが現実のようです。
ただし、サーバの安定性をはかると、DDR2が限界いっぱい、DDR3が運用不可能に近いということで、FB-DIMMを強力に推進するようになったというだけです。
よって、サーバ分野ではFB-DIMMの導入が(予定では)2007年頃、一般向けでは2010年が微妙という感じになることは偶然ではありません。
何しろ、FB-DIMMは「価格が高い」「遅い」「相性に敏感」という三重苦の変わりに「安定性」を得るモノですから。
| |
|
by abcd | 3月23日（木）16:43
|
| 個人的K10予想
|
|
|
上の話をふまえてですが。
AMDがFB-DIMM2には積極的なこと、メモリコントローラを外部に置くことを否定しないことを考慮すれば、Pen4に近い仕組みになるかも知れません。
もちろん設計が遙かに新しいので、Pen4の弱点である発熱は大幅に減少するでしょうし、逆に帯域依存はPen4を遙かに上回ることになるでしょう。
ことシリアル系メモリを使う場合、Pen4は非常に合理的な設計ですので、K10が出る頃のintelもFSBを捨ててPen4を改変する手法になるだろうと考えます。
ただし、AMDはシリアル系メモリに関心が無かった節があるので、特許関係で酷く苦労することになるかも知れません。
| |
|
by abcd | 3月23日（木）17:01
|
| Ｈａｍｍｅｒと言う名のＣＰＵ
|
|
|
少なくともＫ８はパラレル接続のメモリを想定して作られた物ではないと思われる
それは設計当時のメモリロードマップを見れば分かる事で
本来はパラレル接続のＤＤＲ ２００～３３３ＭＨｚ
そしてパラレル＆シリアル接続のＤＤＲ２ ４００～６６７ＭＨｚ
そしてシリアル接続のＤＤＲ３ ８００～１３３３ＭＨｚ
へと進む予定だった
そしてＫ８を開発しながら『Ｋ８を含めこれから先ＣＰＵに
メモリコントローラを統合し続けるだうろ』と言っていた
開発ラインが１つしかなく間違った物が作れないＡＭＤが
１から刷新してＫ８を作る事を決めたなら
Ｋ９を見据えてデュアルコア用のバスと
ＤＤＲ２でシリアル化するであろうメモリに対応する予定で
ＤＤＲ世代でわざわざパラレル用にピン数を増やす必要もなく
シリアル接続のメモリコントローラを搭載したと考えるのが
一番間違いのない設計思想である
パラレル接続とシリアル接続ではレイテンシの差が上げられる
連続したデータを読み書きする為にパラレル接続は双方向なので
１０クロックで済む事であっても
シリアル接続は片方向なので１８クロックかかる
これがメモリ１枚のみならまだしも通常は４枚
メモリ自身のレイテンシも加われば爆発的に増加するのは目に見えている
その点でＦＢ－ＤＩＭＭに関しては接続する事は良しとしても
発熱量の問題とメモリ自体のレイテンシの大きさからそれを回避している
（ＤＤＲ２に関しても８００ＭＨｚしか性能の向上は出来ず
しかもＤＤＲ２のレイテンシはＩｎｔｅｌが決めた物である）
Ｉｎｔｅｌからすればシリアル接続で主導権を取り
メモリのレイテンシを上げる事でパラレル接続の延命が成功すれば
メモリコントローラ内蔵の効果が無くなり
ＤＤＲ用のチップセットを作るだけで既存のどのＣＰＵだろうと
同等に戦える事を分かっていてやった事である
急拵えのＰｅｎｔｉｕｍ－Ｍ系列でも戦えるし
構造が全く違うＰｅｎｔｉｕｍ４でも元々帯域幅が欲しかっただけで
Ｓｏｃｋｅｔ４２３でも途中でＳＤＲＡＭをサポートしている以上
チップセットをデュアルチャンネルＤＤＲに対応すれば
帯域幅は確保出来たのである
Ｃｏｎｒｏｅに至ってはメモリはパラレル接続のまま
その上Ｐｅｎｔｉｕｍ－Ｍの開発から３年が経過し
Ｔｅｊａｓをキャンセルしてからも既に２年近く経過している
２年も経過すれば既存のＣＰＵを改良する事も１から設計し直す事も可能であり
既存のどのＣＰＵより性能が良いのは当たり前である
要するにメモリコントローラの統合の現状を語れば
ＡＭＤ６４とメモリコントローラの内蔵によって
Ｉｎｔｅｌを追い込んだ点で『試合には勝ったが』
元々簡単に機能を追加できる構造になっているＰｅｎｔｉｕｍ４が
早急にＥＭ６４Ｔを搭載した事と
メモリに関する主導権を握られた事によって対応した物が出なくなり
何の役にも立たなくなったメモリコントローラの点で
『勝負に負けた』事になる
そして本来はシリアル接続の予定だった
ＤＤＲ３までもがパラレル接続である以上
メモリコントローラは更に生かせない
ＡＭＤがＫ９をキャンセルした原因はここにもあると思われる
結局内蔵した事が正しかったとは言えないが
Ｉｎｔｅｌが方向性を変えＡＭＤの後を追う様なＣＰＵを
作り始めている以上間違いだったとも言えないのである
| |
|
by U.M.A | 3月24日（金）02:12
|
| 続き
|
|
|
仮にメモリコントローラを搭載せず
Ｐｅｎｔｉｕｍ４の様な構造にするのであれば
何時まで経ってもＩｎｔｅｌの２番手でしかなく
下手をすればＩｎｔｅｌと共に共倒れした可能性がある
そしてＡＭＤは二度と立ち上がれない
今と同じコアでノースブリッジを切り離せば
Ｉｎｔｅｌはメモリのシリアル化を進め
ＤＤＲ２は完全にシリアル接続
Ｋ９でＰ４ライクなＣＰＵにしても完全に出遅れ
３次キャッシュを搭載してレイテンシを減らそうとしても
あまりキャッシュを必要としない構造であるのにも関わらず
無意味にコアが肥大化し生産力の無いＡＭＤには無理
結局負けない為にはメモリコントローラを搭載するしかない
（あわよくば勝てたら良いな～ぐらいの気持ち）
そして今更その方向性は変えられない
変えればその分だけ不安定な要素が増え
そこを突かれたら一巻の終わりである
でもメモリコントローラの価値は少なくともあったのである
それはＡＭＤがチップセットベンターとしては
どうであったかを考えればメモリコントローラだけを
ノースブリッジから切り離さず内蔵したのにも納得が行くはずである
あと今までも得られていたがこれから先、より謙虚に
メモリコントローラを内蔵したもう一つの利点が得られる
それはマザーボードに載せられるメモリの総量である
ＤＤＲ２対応マザーボードで
ＸｅｏｎＤＰだと８ＤＩＭＭ
ＸｅｏｎＭＰだと１６ＤＩＭＭだが
ＳｏｃｋｅｔＦ版Ｏｐｔｅｒｏｎ２ｘｘは１６ＤＩＭＭ
Ｏｐｔｅｒｏｎ８ｘｘ（内４ＣＰＵ）では３２ＤＩＭＭとなる
Ｘｅｏｎはパラレル転送でシリアル化の時期を遅らせたが
遂にそのツケを払う時が来たのである
Ｘｅｏｎ系がＯｐｔｅｒｏｎと同等のメモリ容量を搭載する為には
ＦＢ－ＤＩＭＭを搭載する必要があり
次世代Ｘｅｏｎは超巨大とも言えるキャッシュを
積まなくてはならなくなった（少なくても６ＭＢ以上）
つまりＯｐｔｅｒｏｎにはメモリコントローラが当分必要なのである
| |
|
by U.M.A | 3月24日（金）21:43
|
| いや、だから…
|
|
|
シリアルに最適化されたってのは、別にメモリコントローラの話だけで済む問題ではありません。
シリアルに最適化＝極度に遅い反応を示すメモリ、異常に高速なシーケンシャルアクセス、反面遅いランダムアクセスという、パラレルでは無い特徴を含んだと言うことです。
具体的には簡単な回路を高周波で動作させることや、HyperThreadingでメモリレイテンシを誤魔化すこと、さらにはキャッシュメモリを極めて小さく押さえることや、非常に長いパイプラインを作ることなどなど、これらの要素です。
変わってK8は、メモリコントローラを変更することで「動かせはする」のは事実ですが、高周波で回せずレイテンシを埋めれず、SIMDが遅く、キャッシュ容量が大きすぎる上に遅すぎて使い物にならないということです。
仮にこんなものがシリアル前提だと技術者が言うのであれば、その技術者は即時解雇が適当でしょう。
それとSDRAMは「シリアルではない」。
SDRAMは「パラレルだ」。
DDRでもDDR2でもDDR3でも同じで、全て「パラレルだ」。
FB-DIMMやDRDRAMは機能的に同じに見えても、コマンド形式などが「シリアル転送に最適化」されていて、さらに内部構造も違い、ハッキリ言えばSDRAMとは全く別物のメモリです。
つまり、DDR2のパラレル接続なんて存在し得ません。
DDR2を使うならパラレルは確定ですし、DDR3もパラレルが確定です。
| |
|
by abcd | 3月31日（金）00:02
|
| メモリコントローラとキャッシュ
|
|
|
K8にはキャッシュ関連に重大な矛盾があります。
つまり、キャッシュを機能させるための計算量が原理的に大きく、元々K8のキャッシュはメモリコントローラ内蔵を「想定していない」のです。
つまるところ、K7のようなメモリコントローラを内蔵していない環境で最適に動作するというわけで、K8なら速度を落とす要因になりますし、なっています。
この一点を見ても、K8はマーケティング上、K7+64Bit対応というだけでは足りないだろうという判断でメモリコントローラ内蔵をぶち上げられた可能性を示すものです。
さらに言えば、当時から圧倒的優勢だったSSEの処理を64Bitx2にしていることも同様ですし、FPUの高速化を行わず(ライバルである)PowerPC程度の性能を確保できていないことも全く同じ理由を感じます(intelは当初からSSEを使うよう言っていたが、AMDは当時はFPUばかりを主張していたのに…)。
そもそもFSBを使わずHyperTransportでCPUとチップセットを結べるにもかかわらず(そしてデバイス間接続のためにHyperTransportを作ったにもかかわらず)、CPU内部同士でHyperTransportで結ぶ理由はありません。
これらの状況が、K8を否定しています。
個人的にはK8は技術屋不在で「本当のK8」をキャンセルして「無理矢理K7をK8に見せかけている」ように見ています。
64Bitを決定するのに予想以上の時間がかかったり、「本当のK8」はチップがintel並に巨大で採算が合わないなどの理由があったのでしょう。
或いは、Pen4と同じようにシリアルメモリを前提に設計していたのに、発売1年前になってDDRが主流になりそうだという見通しが立ったために、急遽K7拡張を思いついたとか…
| |
|
by abcd | 3月31日（金）01:08
|
| intelに求められるもの
|
|
|
intelに求められるものに勘違いがあるようです。
intelは一般ユーザーだけではなく、企業中枢のコンピュータを扱う必要もあります。
しかも同じアーキテクチャで全てをまかなう必要があるため、どうしても無理が出てきます。
その上で。
intelがFSBを捨てないのは、「超保守的」で「動作確認に数ヶ月使う」顧客が、誰も望んでいないためです。
FB-DIMMもDDR-SDRAMを「最近使い出した」顧客には容易に受け入れがたい代物です。
SunやOracleのようなシステム全体で売り込んでくる場合は楽なのですが、PC向けに設計されたCPUでメモリコントローラ内蔵なんて芸当をしていようものなら、「絶対に」受け入れられないのは目に見えています。
そのために(実証実験を散々行っている)FSBを使用しているわけです。
何しろXEONは32CPUまでを1ユニットとして動作すると「保証」しているわけですから。
またメモリについてもXEONは顧客の要望に添っています。
XEONは32Bitプログラムが36Bitまでのメモリを扱えるようになっています。
つまり4GB以上のメモリを搭載できるということです。
さらにブリッジチップを搭載することでメモリを動的に切り替えて、例えば256GBのメモリを搭載することも出来ます。
3次キャッシュは「最近使い出したDDR-SDRAM」ユーザーが、32CPUを搭載していて、ブリッジチップを介してメモリアクセスするために、必要になったものです。
8個のCPUを積んで、高々数GBのメモリを搭載している「オモチャ」程度のために搭載させていません。
また、intelのチップセットはハイエンドサーバでは殆ど普及していません。
純正品では8CPU止まりで16GB程度までのメモリしか積めないためです。
よってサードパーティーのチップセットを使うのが標準であることも、FSBを捨てられない理由でしょう。
| |
|
by abcd | 3月31日（金）01:35
|
| その１
|
|
|
シリアル接続のＤＤＲ２→Ｈｕｂ ｏｎ ＤＩＭＭの事
ＦＢ－ＤＩＭＭとは違い単純にＤＤＲモジュールにＨｕｂを取り付け
ＤＲＡＭチップと外部インターフェイスに対してＰ２Ｐで接続する物であった
その点からしてインターフェイスがパラレルにしろシリアルにしろ
ＤＲＡＭが同じ物である以上ＤＤＲはＤＤＲである
そして一番肝心な事はＤＤＲ３の規格が正式に決まったのは『Ｋ８発売後』であり
シリアル接続の次世代ＤＲＡＭはＨｕｂ ｏｎ ＤＩＭＭの考査中に
Ｉｎｔｅｌが持ってきたＦＢ－ＤＩＭＭに奪われた事が事実なのである
そのＨｕｂ ｏｎ ＤＩＭＭとＦＢ－ＤＩＭＭが争っていたのは
丁度２００２年
少なくともこの時Ｋ８のＥＳ品は既に完成しており
メモリコントローラは最後に実装するのでサンプルマザーボードには
動作する様にノースブリッジが搭載されていた
その時点でも変更は出来ただろうが実際には搭載している
| |
|
by U.M.A | 4月5日（水）00:22
|
フォトログ表示
