| Ｌ２レイテンシの増加 その２ |
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http://journal.mycom.co.jp/special/2003/opteron/images/f01.gif
こっちの絵の方が分かりやすいかな？
既存のＫ８
Ｌ１にデータが無い
↓
Ｌ２へアクセス開始
↓
Ｌ２ Ｔａｇの時にＤＲＡＭアクセス開始
６５ｎｍプロセス以降
Ｌ１にデータが無い
↓
Ｌ３にデータがあるかどうかの確認開始（無い場合は待機）
↓
Ｌ２へアクセス開始
↓
Ｌ３からの返答（無い場合はそのまま）
↓
Ｌ２ Ｔａｇの時にＬ３にデータがある場合はＬ３へアクセス開始
Ｌ３が無いｏｒＬ３にデータが無い場合はＤＲＡＭへアクセス開始
すなわちＫ８コアの基本設計を崩さず
Ｌ３へのアクセスが追加された分のレイテンシを
出来るだけ削減した結果、Ｌ２の読み込みが遅くなる・・・と考える
そうでなければ４コア＆Ｌ３搭載時に約２８３平方ｍｍになる
Ｋ８ＬのＬ２を倍にするのは自殺行為であり
Ｌ２とＬ３とのバランスを『色々組み合わせて行った結果』と
言っていたのに確実に矛盾する事をやろうとしている事になる
しかし後藤さんの過去の記事で「Ｌ３とメインメモリへ同時にアクセスする」と
書いてあったのでイマイチ腑に落ちない
そこで考えたのがデータバス幅である
Ｋ８の内部データバス幅は６４ｂｉｔであったが
Ｋ８Ｌでは１２８ｂｉｔに拡張されている
しかし１次キャッシュ量に変更が無いため
データがキャッシュに溜るよりも読み込まれる方が早く
空回りしているからじゃないかと思われる
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1月24日（水）03:50 | トラックバック(0) | コメント(0) | パソコン関連：ＡＭＤ | 管理
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