| とは言ってもＲｅｖ．Ｆも気に掛かる その３ |
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http://pc.watch.impress.co.jp/docs/2006/0208/kaigai240.htm
説明を読むと外部接続用のハイパートランスポートは５本ある事が言える
理由
１．クワッドコアにするべくＣＰＵ内部に空きポートが２つ必要
２．３２個接続するとなると全部で５本あれば良いので
（１本はＣＰＵｏｒサウスブリッジ接続の廃絶利用だし）
となるとＳｏｃｋｅｔＦの１２０７ピンはやはりＨＴ帯域幅を１６ｂｉｔから
３２ｂｉｔに拡張しているのではないかと思われる
先ず１２０７－９４０＝２６７本
現行のＯｐｔｅｒｏｎの外部接続用ハイパートランスポートは３本なので
１７×２＝３４×３＝１０２本
これはファンクションデータシートにも書いてある。それが倍になるとすれば
３３×２＝６６×５＝３３０本
３３０－１０２＝２２８
つまり２２８本増加すれば良いだけである
あと現行のＯｐｔｅｒｏｎには４０本ほど空きがあるらしいので
２２８－４０＝１８８本
２６７－１８８＝７９本
仮に電力供給に必要な量を確保するにしても７９本余っているので
ここから供給できる様にすれば良いだけであって
電源供給の為に２６７本も増やすとは思えない
第一消費電力が洒落にならなくなるだろう
少なくともクロックの向上よりマルチコア重視で
６５ｎｍプロセスになったからと言って９０ｎｍプロセスの１．４倍以上
クロックアップするとも思えない（当たり前）
第一Ｃｏｏｌ且つ高性能で売っているＣＰＵで
間違っても『空冷限界値突破』と宣言しないだろう
あと現在のＯｐｔｅｒｏｎ用マザーボード自体
１２０Ｗに耐えられる様に作られている
それにコアが増えれば増えるほど帯域幅は必要であって
クワッドコアのＣＰＵを３２個接続出来てもその接点が今の１．４倍
（現行の物を１．４ＧＨｚとしてクワッドコアの時を２ＧＨｚとしている）
でしかないのなら全く意味がない
仮にハイパートランスポートがＣコアＯｐｔｅｒｏｎの接続速度（８００ＭＨｚ）の
４倍以上出せるというのなら別だろうけど３．２ＧＨｚなんかで接続した日には
配線の関係上ＣＰＵ同士を合体させるぐらいの距離に付けなきゃならなくなる
そう考えればプロセスルールに則って２ＧＨｚが限度であり
転送量を増やす為にデータバス幅を倍にするのが適切だと考えられる
（現行は１６ｂｉｔ、１．４ＧＨｚで１１．２ＧＢ／ｓ
計算上だと３２ｂｉｔ、２ＧＨｚで３２ＧＢ／ｓとなり
最大ＣＰＵ数（３２個）で割れば１ＧＢ／ｓになるし
９０ｎｍプロセスＯｐｔｅｒｏｎやＳｏｃｋｅｔ９３９マザーボードで
サウスブリッジとの帯域幅を８ＧＢ／ｓにしたのも
最大ＣＰＵ数（８個）で割れば１ＧＢ／ｓになるからだろう
これでクワッドコアで３２個接続しても何の弊害もない物が完成する）
でもこの状況だと８コアは出そうにないな
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2月23日（木）02:29 | トラックバック(0) | コメント(0) | パソコン関連：ＡＭＤ | 管理
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